IC驗證工程師工作經驗分享 - 工程師

工作五年了 從剛畢業的小菜鳥 到現在也經歷了不少Project

發現版上對於IC驗證工程師的資料很少

來分享一下自己的工作經驗

希望能讓更多人知道IC驗證工程師的工作內容

如果各位有任何問題歡迎指教及討論


以下 Digital Designer(簡稱DE)

指稱主要工作是用HDL(台灣多用Verilog)設計數位IC電路的工程師

Digital Verification Engineer(簡稱DV)

工作相關技能：
1. Linux + shell script
2. scipt language (Perl, Python, Tcl, ...)
3. simulator (IUS, VCS, ModelSim)
4. debugger (通常是Verdi)
5. SystemVerilog/VMM/UVM
6. FPGA
7. 各種Protocal(AMBA, SPI, I2C, SDIO, ...)

IC驗證工程師的工作內容說白了很單純

怎麼確定RTL設計是對的？

這也是很多公司不重視DV的原因

驗證是種概念

DE把RTL寫出來當然會想辦法驗證自己寫的東西是否正確

為什麼還需要DV呢？

我們分兩個層面來看 IP level和system level

以IP level來說 例如32bit加法器(a+b=c含overflow bit)

這個design超簡單的吧

但是要測試完所有的組合是不太可能的

a, b 各有 32bits 組合接近 2^64 種

每秒跑一百萬組測資要跑超過50萬年......

基本上很多DE就是隨便寫幾組測資試試看

那要跑多少測試資料才算夠呢？跑一百萬組應該很多了吧

以DV的角度來看這題 重點不是測資數量的多寡

而是用coverage的數據來說話

包含 code coverage, toggle coverage, branch coverage, functional coverage

例如就算跑了一百萬組測資 如果有幾個bit一直都是0

有可能 input 1 時會發生錯誤但是沒有發現

我的經驗是DV的價值在於「如何制訂計畫，在有限時間內提高IC設計的可靠度」

執行的技能是其次 就算DE自己寫verilog testbench驗證

只要觀念正確也可以有很好的效果

DV可以協助DE突破盲點 也可以提供技術讓驗證更有效率


從system level來看 驗證的複雜度就更高了

通常每個IP都有自己的owner 系統又會由另外一個人整合

有做過design的都知道 就算每個IP測試都是正確的 整合完還是常常發生問題

就算系統運作正常 還可能有效能不足的問題

這通常是因為各個IP間該如何溝通 定義不清楚或是不完整

所以做系統驗證必須要對整個系統架構有足夠了解

當然 有人會認為做系統整合的工程師也可以做到這件事

某種程度上來說沒錯 只要系統整合的工程師是超人

以上工作內容都能吃下來的話

為了效率 另外找DV來做這件事

除了平行展開做事會比較快 專業分工也可以做得更深入


總結來說 DV的工作內容大概就是
1. 了解數位設計內容
2. 制訂驗證計畫
3. 建立自動化驗證環境並執行

以上是個人經驗分享

如果對驗證有興趣的話

可以找《SystemVerilog for Verification》這本書來參考看看

希望台灣的IC設計公司能多重視驗證一點...

--