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Verilog被取代的可能性 - 工程師

Sierra Rose avatarSierra Rose · 2022-04-12

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Verilog支撐了ic設計產業40年
挺過了HLS, SystemVerilog等新方法的衝擊
如今是不是也快走到盡頭了？

隨著晶片複雜度不斷提升，單純用Verilog描述硬體是不是已經有點不夠用。不少人都對Ver
ilog貧弱的功能感到不滿，因而發展新一代HDL

chisel3，SpinalHDL等都聲稱自己是真正的HDL，能描述硬體，基於Scala強大的功能，這些
語言開發ic會比以往簡單許多，而且幾乎都有開源工具讓人使用

Verilog被取代的可能性，是不是可以開始討論了
台灣有公司開始研究這些新一代的HDL嗎？


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All Comments

Bethany avatarBethany2022-04-13
我覺得短時間 verilog 仍然很難被取代。chsel 語法
的進入門檻還是有點高
Jacky avatarJacky2022-04-14
老闆說：「出問題誰負責？」
Andrew avatarAndrew2022-04-14
等中年主管退休後才有可能
Madame avatarMadame2022-04-14
機會不大，換了很多ip要重新check
Emily avatarEmily2022-04-14
被取代很難
Puput avatarPuput2022-04-14
n年前就有人說C要被取代了
Puput avatarPuput2022-04-14
來來去去都是要描述電路 哪個好用就用哪個 有差嘛
Yedda avatarYedda2022-04-14
Sifive 好像都用chisel了
Agatha avatarAgatha2022-04-14
台廠產品沒那麼複雜 應該不太會改
Edward Lewis avatarEdward Lewis2022-04-14
你開間公司全都用 HDL 開發不就知道了？
Queena avatarQueena2022-04-14
台灣產品 大部分都是跟不同ip blcok對接protocol ve
rilog就夠了
Megan avatarMegan2022-04-14
重要的還是ip研發 產品都是把各block接起來而已
Quanna avatarQuanna2022-04-14
用太高階語言 看不到clock tree 反而危險
Kama avatarKama2022-04-14
結果到EDA tool還是被趴回去verilog
Ingrid avatarIngrid2022-04-14
感謝分享
Emma avatarEmma2022-04-14
下一篇 Perl被取代的可能性
Thomas avatarThomas2022-04-14
perl被取代不是很容易嗎？ tcl python ruby......
Emma avatarEmma2022-04-14
下一篇：ptt被取代的可能性
Kelly avatarKelly2022-04-14
有可能，但要很久以後，搞不好你看不到這天
Rae avatarRae2022-04-14
被netlist取代
Charlie avatarCharlie2022-04-14
養個ab team 誰出的bug 少就活
Edith avatarEdith2022-04-14
人類被香菇取代的可能性
Callum avatarCallum2022-04-14
下一篇 VHDL
Caroline avatarCaroline2022-04-14
麥當勞被取代的可能性
Gary avatarGary2022-04-14
老闆：換掉出包你要扛嗎
Valerie avatarValerie2022-04-14
我都直接run spice
Dinah avatarDinah2022-04-14
用high-level C也可以啊，就看你compiler要怎麼做
Selena avatarSelena2022-04-14
教主安安
Jacob avatarJacob2022-04-14
廢文 0％ ic出事誰負責
Yedda avatarYedda2022-04-14
不會
Andy avatarAndy2022-04-14
先證明可靠性跟穩定性，沒人想拿自己產品開玩笑
Mary avatarMary2022-04-14
廢文一看就知道沒經驗
Michael avatarMichael2022-04-14
要看現在四大電機系學什麼吧
Emma avatarEmma2022-04-14
不過因為TO太貴，敢冒風險的應該不多
Joseph avatarJoseph2022-04-14
10年前就有人在說要被HLS取代…
Selena avatarSelena2022-04-14
呵呵 笑死
Daph Bay avatarDaph Bay2022-04-14
你也快被 AI 取代了呢
Bennie avatarBennie2022-04-14
你是不是把Verilog當c在寫？
Quanna avatarQuanna2022-04-14
嫌功能貧弱=懶得花時間多寫
Ina avatarIna2022-04-14
類比電路表示
Franklin avatarFranklin2022-04-14
還得看Synopsys,Cadence,Mentor有沒有打算支援
Kumar avatarKumar2022-04-14
出社會了沒
Queena avatarQueena2022-04-13
怎麼不用matlab
Ethan avatarEthan2022-04-13
學術界吧
Belly avatarBelly2022-04-14
你有碰過Verizon或FPGA嗎…
Eden avatarEden2022-04-14
Verilog
Edward Lewis avatarEdward Lewis2022-04-14
光SV的package、多維陣列就讓EDA tool有奇怪現象了
，不用去想更高階的做法，先等sv能很順再說吧，不是
能sim、能上FPGA就能用的。
James avatarJames2022-04-14
搞hw的是最不願意學新語言的，你覺得勒
Donna avatarDonna2022-04-14
LeTao講出了一個很關鍵的點，短時間很難取代verilog
HDL
Kristin avatarKristin2022-04-14
一個東西要有缺點才有人取代他 rtl缺點是什麼？
就是有人不想學而已啊....
Edward Lewis avatarEdward Lewis2022-04-14
缺點是寫有號數麻煩 優點是要自己寫有號數
Ethan avatarEthan2022-04-14
對，有號數自己寫的話，debug比較方便清楚
Edward Lewis avatarEdward Lewis2022-04-14
加油
Liam avatarLiam2022-04-14
難喔
Freda avatarFreda2022-04-14
目前覺得不會，至於perl重要性下降，但還是好用，也
不會完全消失
Robert avatarRobert2022-04-14
用vim 寫 netlist什麼時候才要被取代
Rachel avatarRachel2022-04-14
你知道石墨烯已經喊了30年了嗎? 結果半導體產業還是
不屑用 有些東西就是教育象牙塔喊爽的而已
Freda avatarFreda2022-04-14
0
Susan avatarSusan2022-04-14
看你所謂的取代是什麼意思 如果是刻新IP的話
只要interface可以跟別人對接整合就好
Lily avatarLily2022-04-14
如果是整個flow的話幾乎不太可能
Elvira avatarElvira2022-04-14
沒有struct module I/O不能用多維陣列
Freda avatarFreda2022-04-14
wire [a:b] xx [c:d] 跟 wire xx [a:b][c:d] 不一樣
Barb Cronin avatarBarb Cronin2022-04-14
sv 不要去用那些fancy的東西 其實規定起來比verilo
g嚴格 這反而是好事 所以是看人用吧
Kristin avatarKristin2022-04-14
重點是出來的東西是什麼要知道就好