為啥現在Design House門檻這麼低？ - 工程師

※ 引述《calibration (噓屁啊)》之銘言：
: 事情是這樣啦
: 記得當年本肥宅大叔考中字輩國立大學電機所（2003年左右），所上所有ICS相關領域老
: 師的Lab畢業年限都是3年起跳，因為ICS Lab畢業門檻就是要下線出一顆可以動作且符合S
: pec的Chip ，但即使有下線經驗也不一定能進到一線的Design house，像本肥宅這種國立
: 中字輩等級的雜魚投一堆履歷也只勉強拿到螃蟹的面試資格，然後拿到無聲卡，本肥宅大
: 叔最後還是去系統廠了。近幾年本肥宅大叔看低卡科技版，發現原來現在只要有修過數位
: 系統，連VHDL或Verilog不太會寫，甚至連學校都不一定要國立電機所就能進發哥當DD或D
: E，讓本肥宅感慨萬千。

我大概也是那個年代的 大學NCTU EE92
該屆A+B班 100人 特別優秀的大約10%-20% 出國或是後來念博士,
部分轉系或是沒畢業 (考上困難, 要畢業也是有點難度)

而碩士班有200人, 造成一個現象
多數資優的中字輩學生或是私立大學都有機會上交大電子碩班/交大電機碩班/交大電信碩班
因此當時所謂中字輩優秀的學生, 除了少數跟原本教授講好留下來的本校生之外
幾乎都是私立大學升上來的,

等到業界畢業的時候會有一個門檻,
第一個血統不純, 大學只能考上私校碩班洗回中字輩
跟大學碩班台清交純血或是大學中字輩碩班台清交根本沒辦法比

第二個實力不強, 多數中字輩的研究生只能說學習過下線的經驗,
但是下線的成果可能2266, 有些最慘的只量到osc振起來之類的,
或是研究成果跟實際公司業務無關,

而當時比較Top的公司至少都還是走菁英政策,
比如聯發科基本要台清交書卷或是至少前20%/30%, 純血要進都不容易
而中階的公司許多聯字輩公司光是用國防役的人員就幾乎可以招滿需求
而國防役的人員基本都先用台清交的畢業生差不多就塞滿,
所以中字輩的學生除非你是中字輩純血有強大導師罩著或是研究內容相符且實力堅強
才有機會拿到面試的機會

以上說明你為何當時很難拿到面試或是offer的原因.

接下來說說我自己的case, 我自己本身碩班做影像處理演算法,
當時原相主管有問我要做演算法硬體還是軟體, 我自己其實啥都不懂
但是國防役面試其實因為是純血的關係, 機會其實蠻多的
後來也是順利進入聯字輩中階公司.
而verilog本身其實也不熟, 沒下線過的經驗, 可是說真的,
難度不高, 大約一個月的時間就可以寫出基礎verilog的code,
2-3個月對FPGA環境也逐漸孰悉, 很快就到了tap outIC, 基本都沒遇到太多困難.

所以碩班有沒有下線過真的不是太重要的factor.

而發哥後續有幾次廣開大門, 員工數量快速的從2000 3000 到10000工號,
這個時間點 對部門而言重點跟前面說的一樣, 不再於有沒有下線的經驗,
而是這個人的資質有沒有on job trainig的能力, 是否能良好溝通,
是否能夠加班完成任務,
這個時期的發哥為了跟台積電不同世代的製程, 一個project通常就平行展開來,
N16/N10/N7 等等的不同世代產品開發可能同時期在做,一個人的loading量太大,
因此要找不同的人一起來分擔許多整合驗證的工作,
所以後期需求的人數才會那麼高, 同時各個產品線也同時在開, 需要人力才能完成
一般工程師理解力/經驗/溝通能力比較需要,
而研發能力反正還是有最強的一批人在做
所以進不進發哥是一回事, 考績有沒有拿到I+以上, 才代表你的能力付出有沒有受賞識


我是覺得不必太過於在乎有沒有進入發哥, 真正有實力的人到哪裡都會發揮,
有實力的人在小公司要做到一級主管, 協理副總是輕而易舉,
但是在發哥的難度因為競爭激烈的關係反而難度成倍增加,
特別是政治要強否則多數只能做個技術型工程師

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