聯發科面試 - 工程師

前陣子去聯發科面談(研發替代役 數位IC工程師)

但本人是做半導體元件的@@" 從沒下過線 更不會Verilog

主管來了一位 很年輕 且親切感十足

面談過程非常順利 從自我介紹一路問 大學研究所階段在做什麼

也要我用白板寫自己在做什麼研究 似乎對一些前瞻半導體元件很有興趣

最後總共聊了1.5小時吧~~(腦袋一直轉不停)

主管還親自送我到大廳 讓人感到溫馨



雖然面試順利 可是怪怪的

因為他誇獎我好幾次 但卻也對我說過 "得失心別太重

有時候面試就像是相親 不是人不好 只是沒相配而已"

因此想問

1. 聯發科這次真有這麼缺人 會錄取"沒經驗的非IC設計組"的人嗎?

還是

2. 一些緣故 找人面試純聊天 充人數好交差而已呢?



由於這是我面試至今最順利的一次 但反而覺得不太對勁

因為聽說MTK面試好像都是一路電人 被好幾個主管壓著打

可是我卻沒有被電 再加上他說的那些話...

請問 我是不是GG了? QQ

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