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韌體工程師需要會看 verilog嗎? - 工程師

Skylar DavisLinda avatarSkylar DavisLinda · 2020-09-09

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小弟最近都在幫designer解HW issue

不過SW能做的通常就是各種narrow down實驗

逐個檢查 SW下的 reg flow 符不符合designer預期

把某些reg setting拿掉看有沒有影響

比較厲害一點的可以看designer提供的HW架構圖觀落陰

我在想，如果SW能看懂verilog，是不是做實驗的時候能更有方向呢

版上有韌體工程師解HW issue的時候會跟designer一起看verilog的嗎?


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工程師

All Comments

Blanche avatarBlanche2020-09-10
Verilog有那麼難懂嗎
Eden avatarEden2020-09-14
叫RD把state打在register map上啊
Tracy avatarTracy2020-09-15
又不會很難
Valerie avatarValerie2020-09-18
還好吧 我都拿到邏輯分析儀量
Caitlin avatarCaitlin2020-09-20
借串問eda需要會verilog嗎
Caitlin avatarCaitlin2020-09-23
看verilog幫助不大 邏輯分析儀比較有價值
Adele avatarAdele2020-09-26
有架構圖的話RTL應該不算太難吧@@
Jacky avatarJacky2020-09-29
你只需要一張reg table 其它跟你無關吧？
Doris avatarDoris2020-10-04
不用，這世界講究的是效率與分工
Queena avatarQueena2020-10-06
fpga加ila用hw monitor直接抓Reg和FSM來看，c下什麼都可
抓到。
Andrew avatarAndrew2020-10-08
叫SW 看verilog 跟叫HW 看objdump 差不多
Megan avatarMegan2020-10-09
懂方塊圖的講解比直接看有效率
Charlie avatarCharlie2020-10-13
公司會願意開權限，讓fw engr看verilog？
Emily avatarEmily2020-10-17
有時候還需要配test pattern比較好懂在做什麼
Donna avatarDonna2020-10-21
看看就可以準備跳槽轉職了
Jack avatarJack2020-10-25
不需要，除非失去信任
Kelly avatarKelly2020-10-28
樓上中肯
Hedwig avatarHedwig2020-11-02
比較沒用，fw code沒寫到的變數確定不會變，所以debug只需專
注一小段code就好，任何人隨時都可以跳進去看；hw code是每
個cycle都在變，這個cycle的變化會是上個cycle別的電路的變
化所引發，因此必須要像owner有整體瞭解才對debug較有幫助。
Eartha avatarEartha2020-11-03
基本上不需要吧 但你有空想看就看
Lucy avatarLucy2020-11-05
推xiemark
Franklin avatarFranklin2020-11-09
完全不需要 對工作也沒幫助 除非你們DE很廢 要人幫他們debu
g 那這樣建議你快離開
Harry avatarHarry2020-11-13
前幾樓說Verilog不難 這沒錯，但對你沒用就是了，DE的開發跟
模擬環境不是你懂粗淺的Verilog就能幫他們照找code的bug
Aaliyah avatarAaliyah2020-11-17
這麼大包你怎麼看？
Frederic avatarFrederic2020-11-18
我覺得你轉DV會感覺比較像在做對的事
Selena avatarSelena2020-11-18
硬體要debug，也是要靠你用FW做實驗後的資訊啊，整個產
業最後會這樣分工是有它的原因的，專業分工阿(前提是兩
邊都沒在做打太極的事情就是)
James avatarJames2020-11-21
看懂waveform 比看verilog重要多了，先review hw arch吧
Hedda avatarHedda2020-11-22
要看的是廢公司