Formal Verification值得學嗎？ - 工程師

代PO

小弟在某間外商豬屎屋，才來一年而已研替還沒走完，職位是Digital IC Design Engine
er

最近公司部門有新的專案要做
主要是開發新的Power Management 數位化的項目
不過主管人很好也有給我一些選項選擇

1.留在原本的工作項目繼續做開發，但目前就是個Project的接線生而已，還沒有真正參
與到核心的設計，因為原本做的人比較多

2.跟另一位前輩學新的東西，內容包括一些驗證的工具、語言，含System Verilog、Form
al Verification，可能未來上手後會比較快參與架構的設計

想問的是Formal Verification值得學嗎？
不知道其他公司相似的工作有沒有在用

謝謝大家

--