工程師

FPGA轉數位IC - 工程師

George avatarGeorge · 2022-03-20

Table of Contents

代PO

小弟在系統廠寫了幾年的FPGA

最近有機會獲得了豬屎屋的 offer

版上應該大部分都是從學生時期就開始接觸

有人跟我一樣是半路出家從 FPGA 轉 數位IC 設計的嗎?

轉換上有沒有特別困難的點呢?

怕進去後跟不上大家腳步

想趁著on board 前惡補一下相關知識

謝謝大家 感激不盡!!!

--
工程師

All Comments

Olive avatarOlive2022-03-20
趁現在多休息陪家人，讓自己放鬆一點
Elma avatarElma2022-03-21
數位IC的哪部門？只做前段是差不多的
Erin avatarErin2022-03-20
放心啦 這兩年多的跟你一樣 進來被做de dv都有
Tom avatarTom2022-03-21
都有製程來M做數位IC了
Emily avatarEmily2022-03-20
有人連verilog 是什麼都不知道也可以被錄取，這種
天選之人也都能當DE了，安拉（二三線IC廠的真實事
蹟）
Ida avatarIda2022-03-21
有人verilog當C寫都能進來了
Elizabeth avatarElizabeth2022-03-20
不知何時可以看到有人把verilog 當python 寫
Ida avatarIda2022-03-21
verilog 學很快啦 怕啥
Quintina avatarQuintina2022-03-20
我還看過三線廠收了一個物理碩連二進位都不知道是
什麼的進去當DE，這時代沒什麼不可能了
Isla avatarIsla2022-03-21
不要害怕，數位IC部門裡面也是有人專門在繞FPGA的
Harry avatarHarry2022-03-20
XD永遠記得前輩說Verilog 就當C寫就好啦
Jessica avatarJessica2022-03-21
FPGA也是數位IC設計的一環啊…
Annie avatarAnnie2022-03-20
話說還有人會把Ptt ID跟其他社群ID取一樣的哦好好笑
Regina avatarRegina2022-03-21
樓上 超多的好嗎XD
Kristin avatarKristin2022-03-20
verilog當C寫一個for loop就爆炸了。
Jacky avatarJacky2022-03-21
不要怕 2.3線未來中文系都可以進去當DE
Heather avatarHeather2022-03-20
當C寫，要存數據怎麼辦，reg [1023:0] var[1023:0]
;
Rosalind avatarRosalind2022-03-21
還有數位IC也要懂FPGA 出家是啥意思?
Yedda avatarYedda2022-03-20
根本只需要reg就好 不懂在那分reg wire幹嘛
Emily avatarEmily2022-03-21
logic
Faithe avatarFaithe2022-03-20
求示範只用reg寫完一個module
Hamiltion avatarHamiltion2022-03-21
看來上面有某樓就是雜魚哈哈
Zenobia avatarZenobia2022-03-20
Wire跟reg可以混為一談真猛
Eden avatarEden2022-03-21
你要這樣寫也沒差 看你code的人會很衰而已
Olivia avatarOlivia2022-03-20
只用reg寫module怎麼辦不到 把assign移到always而已
Olivia avatarOlivia2022-03-21
對 不是辦不到 但這就跟智障沒兩樣 一看就知道是雜
魚的寫法
Michael avatarMichael2022-03-20
我都用logic 這樣算鹹魚嗎？
Hamiltion avatarHamiltion2022-03-21
就算不是雜魚寫的 你看到他用reg也不代表是FF
還不是要去看是在哪裡設值
Mia avatarMia2022-03-20
要區分就是用命名區分 不然就是語言規範FF型別只能
在sequentail block賦值
Carolina Franco avatarCarolina Franco2022-03-21
搞一個reg wire根本不上不下
Delia avatarDelia2022-03-20
所以用logic 啊
Michael avatarMichael2022-03-21
verilog就是個很過時的語言
Skylar Davis avatarSkylar Davis2022-03-20
但可讀性來說 assign 還是很重要
Isabella avatarIsabella2022-03-21
可惜敝司的synthesis flow吃不了system verilog
Rosalind avatarRosalind2022-03-20
三大還有不能吃的？
Daph Bay avatarDaph Bay2022-03-21
啊知 可能有些選項沒開吧
Lauren avatarLauren2022-03-20
很久以前就有在推類似comb ff latch 這種寫法在veri
log 上 好 debug,
Oliver avatarOliver2022-03-21
最終版都過五年了….orz 我印象中都吃，連verilator
都吃了 只剩下iv yosys 這種吃一半的
Edwina avatarEdwina2022-03-20
我們這裡要手動把unique if轉成and or 哈哈
Yedda avatarYedda2022-03-21
system verilog package+for loop當c 寫也不是不行
呀
Kristin avatarKristin2022-03-20
M某subsystem就是CS博士開發的啊 滿滿的C-style 這
裡都是學生嗎...?
Andrew avatarAndrew2022-03-21
寫到這麼抽象ECO會不會很痛苦啊
我們經驗不夠都還不敢拉到這麼高階
Edith avatarEdith2022-03-20
我就爛
都不會
Enid avatarEnid2022-03-21
前輩講的是真的嗎 小時候讀錯讀到非VLSI/CAD都超怕
連二三線IC都進不了
Suhail Hany avatarSuhail Hany2022-03-20
你只用unique if沒搭對的sv, 會有非單一問題 所以
所叫讓你該用這個合理XD 很久以前我也會這樣建議
Lydia avatarLydia2022-03-21
c-style沒問題啦 不要用c思考就好 而且用在dv很正
常也很正確啊XD
Elvira avatarElvira2022-03-20
有遇過三個月就待不下去的（壓力大到無法睡
Margaret avatarMargaret2022-03-21
要用邏輯閘觀點寫 就要用verilog吧
除非沒在管timing跟gatecount