其實前陣子LinkedIn上
也常有亂槍打鳥的recruiter
分不出DV/validation/DFT/testing等差別
看到翻成中文關鍵字有像就在那裡亂丟
DV的工作是用simulation驗RTL.
教科書式的DV會說應有arch spec來定出
feature, interface signal/protocol, register,
然後衍生出high level behavior model,
以及照著arch spec實現出來的RTL,
DV則用SV語言配UVM設計框架搭bench,
寫stimulus seq./constraints來產生輸入,
把同樣輸入餵給model及RTL,
再把model及RTL的輸出接到scoreboard,
比較model及RTL的輸出有無mismatch,
再用coverage看是否該驗的case都驗了.
有mismatch的話第一個先檢查bench,
所以要熟SV(IEEE1800-2017), 及UVM,
再來檢查model, 所以要會看C/python etc.,
再來檢查RTL, 所以要會看design, 追verdi,
再來檢查arch spec, 所以要了解feature,
也可能是simulator的包, 要問tool vendor.
DV好處是bench可以寫的比較high level,
能使用很多software like的語法與架構,
不用像RTL level常要點超多signal debug,
或檢查千百條的wire, 合成後名字還會跑掉.
DV壞處是其價值
要在夠大/複雜的design中較能突顯,
所以台廠有養DV的沒有很多間,
且未必要用到整套的DV技術,
可跳槽的公司比較少?
新人面試的話,
會看design的可能不熟OOP,
會OOP的可能看RTL腦海沒電路,
而對feature熟的可能對上面兩項不熟,
還有連DV自己都要翻書的assertion~
好像確實能寫基本的SV/UVM就不錯了...
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Sent from JPTT on my Google Pixel 6 Pro.
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也常有亂槍打鳥的recruiter
分不出DV/validation/DFT/testing等差別
看到翻成中文關鍵字有像就在那裡亂丟
DV的工作是用simulation驗RTL.
教科書式的DV會說應有arch spec來定出
feature, interface signal/protocol, register,
然後衍生出high level behavior model,
以及照著arch spec實現出來的RTL,
DV則用SV語言配UVM設計框架搭bench,
寫stimulus seq./constraints來產生輸入,
把同樣輸入餵給model及RTL,
再把model及RTL的輸出接到scoreboard,
比較model及RTL的輸出有無mismatch,
再用coverage看是否該驗的case都驗了.
有mismatch的話第一個先檢查bench,
所以要熟SV(IEEE1800-2017), 及UVM,
再來檢查model, 所以要會看C/python etc.,
再來檢查RTL, 所以要會看design, 追verdi,
再來檢查arch spec, 所以要了解feature,
也可能是simulator的包, 要問tool vendor.
DV好處是bench可以寫的比較high level,
能使用很多software like的語法與架構,
不用像RTL level常要點超多signal debug,
或檢查千百條的wire, 合成後名字還會跑掉.
DV壞處是其價值
要在夠大/複雜的design中較能突顯,
所以台廠有養DV的沒有很多間,
且未必要用到整套的DV技術,
可跳槽的公司比較少?
新人面試的話,
會看design的可能不熟OOP,
會OOP的可能看RTL腦海沒電路,
而對feature熟的可能對上面兩項不熟,
還有連DV自己都要翻書的assertion~
好像確實能寫基本的SV/UVM就不錯了...
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