為啥台積電不怕摩爾定律的死亡啊?? - 工程師

※ 引述《peter308 (pete)》之銘言：
: 摩爾定律說每隔18~24個月
: 同樣面積上的電晶體數量就會增加兩倍
: 可是因為5nm 極限的緣故
: 不可能永無止境的縮小下去
: 到了某個極限(5nm)
: 電子開始會有量子穿隧效應 產生所謂的漏電流
: 所以摩爾定律會失效 一般預計失效的時間點在2019年左右
: 可是我看台積電股價還是不斷創新高 廠房也越蓋越多
: 台積電對於摩爾定律的失效似乎臨危不亂 胸有成竹
: 是因為有3D 電晶體的緣故嗎??
: 還是有其他不透漏的絕招呢??
: 很想知道
: 有人知道一些內幕的嗎??
: 感覺台積電內部有一些克服"摩爾定律失效"的法門在手
: 所以一點都不擔心的感覺

痾...這葛嘛...據說是這樣啦

就是阿這葛摩爾定律只是黃金摩爾先生當初提出的一個未來發展趨勢啦

就是說藉由電晶體通道長度(Gate Length)的微縮

來達成降低晶片面積 降低功耗 提升效能的目標

這種藉由微縮電晶體尺寸來提升效能的規則

最先由DRAM的發明人提出，一般叫做 Scaling Rule

但是這只是電晶體提升效能的一個"方向"啦

也就是說電晶體通道尺寸無法再微縮

也只是以前這種簡單提升電晶體效能的方式走到了盡頭

並不代表未來電晶體的效能無法再提升

因為還有其它"方向"可以走 ex 改材料 改結構..等等

例如有人在做2D材料(石墨烯，TMDC)的應用

也有文獻發表了用2D材料做出來的互補式反向器

只是特性比現在用Si做的CMOS inverter差很多就是惹

但是這些都可能是未來繼續提升晶片效能的方向


至於大家愛吵的GG 三爽 英特兒

洨弟我也是聽說啦

目前真正有在認真微縮Gate Length的也只有英特兒

大家的Gate Length大概都卡在10 nm上下 下不去

因為漏電流太大了，畢竟用pn junction做還是很難降低漏電流

所以捨摸7nm 5nm的都是 FinFET 的 Gate Width

而降低寬度來達成的效能提升遠比降低長度來的少

所以要單比製程技術的進步，目前來說還是英特兒略勝ㄅ

但是未來怎摸說還是hen難講的R～～～

不過再怎摸說這三家公司的性質差異還是蠻大的

爽爽爽在邏輯晶片代工能力可能輸給GG 但是記憶體晶片卻是GG輸了

英特兒先進製程略勝，但是比較擅長做自家晶片，

不像GG可以四處代工接其它公司設計的晶片來做

所以目前來說算是各擅勝場八

如果以武功招式來比喻

英特兒比較像是尼特羅會長，一天打一萬拳打出一拳的極致！

爽爽爽比較像是林朝英，另闢蹊徑打出自己的一片天。

GG比較像霍家拳，GG GG GGGG 窩眠G家拳的套路招式靈活～


以上，

也只是我聽說來的啦

希望對您有幫助　：）

大guy4這樣～～～


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