美國ARM(安謀) AE面試心得分享 - 面試

今天HR打電話來說錄取惹 大guy說明了一下薪資

年薪跟我想的差不多

績效獎金每年看表現發放

簽約獎金3K (問過幾個在裡面的好像都這數字 摳摳der )

年終10% or 20% 底薪 (看公司表現)

RSU(類似股票分紅) 20K 分3年發放

401-K matching 6% (科技公司大多這個數字)



沒意外會接受吧 終於結束面試之旅QQ

可以買新筆電惹 打LOL有點卡


最後感謝版上的面試資料 讓我爬了不少文

我也找了幾個很不錯的網站來準備面試, 效果很好

有興趣可以站內我


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太多人站內信直接打出來好了
都是英文的 邊學還可以邊練英文
讚讚


Cadence RTL Compiler 教學
http://www.csee.umbc.edu/~tinoosh/cmpe641/tutorials/rc/rc-flow.pdf

PD 觀念
http://www.vlsi-expert.com/p/content.html

tcl 語言
https://www.tcl.tk/man/tcl8.5/tutorial/tcltutorial.html

FinFet 文章 網站本身有論壇跟新聞
http://www.semiwiki.com/forum/content/1180-introduction-finfet-technology-part
-i.html

一堆interview 例題
https://sites.google.com/site/mvrajesh1/interviewquestions

內容蠻不錯的例題網站 + 教學
http://www.asic.co.in/index.html


大guy 4這樣ㄦ




: 前幾天在ARM面試AE(application engineer)的職位
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: 面試流程
: 1. 先說明職務, 之後開始問問題
: DFT是什麼? 為何需要? 我: design for test, 測試晶片是否
: 有stuck at fault, 或是slow to rise/fall fault.
: 簡單說明scan chain? 我: A way to set FFs to certain state
: and compare execution result with golden model.
: 如何在拿到晶片後測試SRAM? MBIST, 連續寫入00000/111...再檢查結果
: 如何降低dynamic power? 我: clk gate, multi-Vdd, DVFS, 用小一點
: 的gate
: 解釋upf? 我: uniform power format(IEEE standard) 內含voltage
: domain, level shifter, power target, operation mode..blah blah
: 2. 一來就硬上阿不是...開始問問題XD
: 解釋implementation flow? 我: library set up, synthesis, power
: planning, floorplanning, placement, CTS, routing, DRC/LVS, ECO, DFM
: STA(static timing analysis)問題, slow corner/fast corner.
: 舉出不同clk tree? 我: H-tree, spine, mesh, link...
: clk skew/jitter原因? 我: OCV(voltage, process, temperature)
: jitter則是thermal noise, supply voltage noise
: 問: 若有人給你一個滿江紅的timing report, 你覺得那些地方有問題?
: 我: clk tree design, clk buffer, clk gate, noise, blockage, placement
: 這一個有點硬, STA那邊有點被洗臉
: 3. 邊吃飯邊聊
: 問問以前在公司實習做了什麼 講一些工作上如何適應
: 中間聊到我其實有丟google/amazon 他問:有回復嗎? 我: 沒有> <
: 4. 工作的主管, 一進來也是講了一大堆工作相關介紹
: 問: 如何減少leakage power? 我: multi-vt, power gating, reverse
: body bias, stacking, header/footer, input vector control,
: retention FFs.
: 5. 這個也是有點硬 很快打發自我介紹那些切入正題
: 問: synthesis tool input 有哪些? 我: physical lib, timing lib, netlist,
: upf, technology file, SDC(synopsys design constraints), I/O lib,
: SPEF(standard parasitic exchange format)
: 問: floorplanning 要做哪些動作? 我:die size, utilization, orientation,
: aspect ratio, power tracks, hard macro placement, blockages, bounds, pin
: pads location
: 問: 如何解決hold violation? 我: delay lauching flop clock, add delay
: buffers to combinational logic
: 問: 若延遲發出端flip-flop 的 clk, 要注意什麼? 我: 若有別的線路進入發出端
: flip-flop, 則該FF也可能因此有hold violation. 可能修一個壞一個
: 他: 好啦...問得差不多惹 拍謝問太多 你答得不錯
: 6. 人資小姐
: 問我每個人都跟我聊了啥
: 問: 有別的公司正在面試你嗎? 我: 沒有所以掰了個intel
: 問: 面試的職務? 我: 靠杯阿問那麼多... verification啦
: 問: 請問你能夠為公司馬上帶來什麼貢獻? 我只說了我的一些優點QQ
: ok等我們面試完所有人再給你答覆 (我之外還有幾個求職者)
: 完全沒有提到待遇問題!!! QQ 本來還想問問有沒有85K USD/年....
: 目前抖抖等通知中

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