※ 引述《sendtony6 (TONY)》之銘言：
: ※ 引述《cookies12 (餅乾的餅乾藏在餅乾盒裡)》之銘言：
: : 想請問一下
: : DRAM場跟一般邏輯電路廠(台積、聯電)
: : 學到的半導體製程是很不一樣的嗎，就是不能跳來跳去這樣?
: : 還有就是邏輯做到22nm，DRAM是沒做到那麼小嗎?
: : 還有一個選工作的問題
: : 當工程師做電性分析與做製成整合
: : 哪種比較好學到的有用的東西(認為是好升遷轉公司的)!
: : 萬分感謝你
: 這問題我也是進到GG後才知道,為啥平平都是LIT / ETC / CMP / DIF
: 一間可以做到全世界最大~另一間(甚至連3爽都不太賺)搞到快倒了
: 現在d-ram最小好像就是到N22...(據了解中科那間正在衝良率)
: 兩個的差異在於patern 定義的困難度有很大的落差
: Dram parern的定義層與層的之間的疊對非常好控制(據我們公司某位曾在UMC待10幾年
: 的資深前輩說 : UMC以前有小量做過D-ram良率閉著眼睛做都90%)
: 而邏輯區的疊對通常都是一些怪圖案 很難控制
: (重覆性越高,越整齊的圖案越好做)
: (有機會可以拿dram的wafer跟logic 的wafer比較看看就會知道我在說啥了)
: 第2個主因是因為D-ram的defect concern,可以說是根本就不concern
: 因為dram顆粒可以切很小,有partical沒關係 還有一大片可以賣錢
: (舉例來說~一片12吋wafer 如果可以切1000個die 那有20個die掛了還有980個可以賣)
: (假如只能切100個die 一樣是20個die掛了(假如partical是隨機分布) 就只剩80個)
: 但邏輯晶片隨便一顆partical就可以造成斷路/短路 (能切的size也大很多)
: (而dram還不見得會短路)
: 如果動不動就把沾到partical的部份報廢那走完整個process大概只剩沒幾片可以賣錢
: 所以LIT很倒眉~只要EDS有打到碳成份都說是LIT的問題
: (但真正學過能譜分析的都知道電子束聚焦在金屬面上也會積碳 還曾經也人拿這個當博論)
: 至於電性分析都是量阻值 / 電容值 / 跟量率(就是會不會導電而已) (就是高中物理那些)
: 以上這些都不是工作中知道的而是跟某些前輩閒聊知道
: 你的問題拿去問一堆在GG工作的PE 跟你保證一堆人搞不清楚故事前後
: 這也市我覺得在GG工作很悲哀的地方(眼界太小)
: 整天只會看著SPC 顧機台 call vender 盡是做些高中生就能做的事
: 回到你的問題 Dram廠跟晶圓廠能不能互跳? 當然可以
: 因為使用的機台都差不多只是做的事難易差別而已
我覺得妳的文章有很多對DRAM的誤會，T公司無疑是foundry 的leader, 而且應該也有生產記憶體，不便多說，妳在T等級夠高認識夠多product就會知道我在說什麼
還有DRAM跟妳們在線寬上定義也不一樣，用一般foundry logic 22nm的design rule 應該lithography解析度可能也無法生產22nm的DRAM, 抱歉這也無法多談
還有隨便做良率90%應該是 90nm之前的製程了，現在的不可能，我猜T在2x 有做到記憶體的良率也沒這麼高
線寬或是圖案密度都是design rule,我想妳在台積應該會有概念，決對不會因為是DRAM就有這麼大的差異
die大小基本上看容量
但跟非記憶體比，與其說大小差異，不如說層數差異
還有一個重大差別在客製化，例如ASIC
總之，妳們不錯，但對別行不應該下這樣輕率的評論
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: ※ 引述《cookies12 (餅乾的餅乾藏在餅乾盒裡)》之銘言：
: : 想請問一下
: : DRAM場跟一般邏輯電路廠(台積、聯電)
: : 學到的半導體製程是很不一樣的嗎，就是不能跳來跳去這樣?
: : 還有就是邏輯做到22nm，DRAM是沒做到那麼小嗎?
: : 還有一個選工作的問題
: : 當工程師做電性分析與做製成整合
: : 哪種比較好學到的有用的東西(認為是好升遷轉公司的)!
: : 萬分感謝你
: 這問題我也是進到GG後才知道,為啥平平都是LIT / ETC / CMP / DIF
: 一間可以做到全世界最大~另一間(甚至連3爽都不太賺)搞到快倒了
: 現在d-ram最小好像就是到N22...(據了解中科那間正在衝良率)
: 兩個的差異在於patern 定義的困難度有很大的落差
: Dram parern的定義層與層的之間的疊對非常好控制(據我們公司某位曾在UMC待10幾年
: 的資深前輩說 : UMC以前有小量做過D-ram良率閉著眼睛做都90%)
: 而邏輯區的疊對通常都是一些怪圖案 很難控制
: (重覆性越高,越整齊的圖案越好做)
: (有機會可以拿dram的wafer跟logic 的wafer比較看看就會知道我在說啥了)
: 第2個主因是因為D-ram的defect concern,可以說是根本就不concern
: 因為dram顆粒可以切很小,有partical沒關係 還有一大片可以賣錢
: (舉例來說~一片12吋wafer 如果可以切1000個die 那有20個die掛了還有980個可以賣)
: (假如只能切100個die 一樣是20個die掛了(假如partical是隨機分布) 就只剩80個)
: 但邏輯晶片隨便一顆partical就可以造成斷路/短路 (能切的size也大很多)
: (而dram還不見得會短路)
: 如果動不動就把沾到partical的部份報廢那走完整個process大概只剩沒幾片可以賣錢
: 所以LIT很倒眉~只要EDS有打到碳成份都說是LIT的問題
: (但真正學過能譜分析的都知道電子束聚焦在金屬面上也會積碳 還曾經也人拿這個當博論)
: 至於電性分析都是量阻值 / 電容值 / 跟量率(就是會不會導電而已) (就是高中物理那些)
: 以上這些都不是工作中知道的而是跟某些前輩閒聊知道
: 你的問題拿去問一堆在GG工作的PE 跟你保證一堆人搞不清楚故事前後
: 這也市我覺得在GG工作很悲哀的地方(眼界太小)
: 整天只會看著SPC 顧機台 call vender 盡是做些高中生就能做的事
: 回到你的問題 Dram廠跟晶圓廠能不能互跳? 當然可以
: 因為使用的機台都差不多只是做的事難易差別而已
我覺得妳的文章有很多對DRAM的誤會，T公司無疑是foundry 的leader, 而且應該也有生產記憶體，不便多說，妳在T等級夠高認識夠多product就會知道我在說什麼
還有DRAM跟妳們在線寬上定義也不一樣，用一般foundry logic 22nm的design rule 應該lithography解析度可能也無法生產22nm的DRAM, 抱歉這也無法多談
還有隨便做良率90%應該是 90nm之前的製程了，現在的不可能，我猜T在2x 有做到記憶體的良率也沒這麼高
線寬或是圖案密度都是design rule,我想妳在台積應該會有概念，決對不會因為是DRAM就有這麼大的差異
die大小基本上看容量
但跟非記憶體比，與其說大小差異，不如說層數差異
還有一個重大差別在客製化，例如ASIC
總之，妳們不錯，但對別行不應該下這樣輕率的評論
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