來聊聊ESD吧！ - 加班

各位年薪300萬以上的版友好，自從
上次的這個系列文：(#1PDiPYt2)釣出了不少ESD高手發表意見後，本
小魯決定好好的聊聊ESD。

先來介紹什麼是ESD(ElectroStatic
Discharge)? 簡而言之，就是靜電放
電，這對微米級或是奈米的CMOS
製程來說，會有很大的傷害。

猶記得本小魯在大學數位電路實驗
時，常跑光華商場買電子元件在麵
包板上兜，但不是我們要的每個
function都可以找到相對應的元件，
所以只好用EEPROM+燒錄器來做出
我們要的元件，可是當時的
EEPROM非常脆弱，只要不小心手
指頭碰到pin腳，它就掛了.....當時
不明所以，現在知道那就是被ESD
打死的，可見得當時的ESD design
做的之爛(如果是現在的我做這麼
爛，可能要切腹了)。

也因此，ESD是整個IC產業都要面對
的課題，所有的IC生產者都需要面
對ESD，這也使得ESD engineer在就
業市場上一直是供不應求，但ESD
engineer的養成卻非常緩慢。

首先，ESD的世界裡，peak current
動輒安培級，遠超過所有model的
極限，所以simulation難以預測其結
果(雖然不少公司提出simulation
tool嘗試預測ESD行為，但在評估過
後，我都認為不好用而放棄了)。因
此，大部分的ESD design都是依靠
經驗還有大量的test
key而來。

再來，因為經常性遇到failure，所
以即時解bug的能力就變得很重要；
這就得依賴你對ESD tester與FA tool
的熟悉度，還有過去的經驗了。譬
如說，常常發生ESD打完failure，
結果最後卻發現是tester搞烏龍(設
定問題、機台校正問題等)，如果你
沒操作過ESD tester (如zap master
以及zap master mk2、RCDM、Hanwa等)，根本不知道會有這種問題。

有一個例子最精典：之前遇到同樣
是Hanwa機台，結果A公司怎麼打都
過，B公司怎麼打都不過，後來才發
現Hanwa機台的放電頭會隨著使用
時間而逐漸變短，造成放出來的電
流變大.....

FA tool的部分也是要去親自操作過
才有感覺，如decap是使用硝酸，
delayer到substrate是使用HF，逐層
磨是用水砂輪機(這些本小魯都親自
操作或是在旁邊看小姐操作過)....知
道這些，在OM/SEM下你才明白看
到的是什麼。當然了，EMMI/FIB/
OBIRCH/InGaAs等的使用更是基本
常識(這些本小魯也親自操作過或看
小姐操作過)，才會明白看到的hot
spot代表什麼意思(不見得就是
damage site)。

最後一點也最重要，就是說故事的
能力，這也是本小魯的強項。如何
從先前提到的分析還有過去的經
驗，兜出它為什麼會死，還有如何
救的一個story，這項做不好，無法
說服你的老闆，你先前的努力就白
費了....

除了經驗、tool使用還有三寸不爛之
舌外，ESD engineer還需要什麼樣
的本質學能? 以本小魯的經驗來說，
就是device的基本原理，還有一點
circuit design的concept。

若熟悉device，就會明白為何TLP可
以類推到HBM，但實戰上卻還是有
那麼一點不一樣；也會了解
snapback的原理，還有DCGS/RPO
為何可以改善ESD robustness；更
會了解為何NFOD與NMOS同為寄生
BJT，為何VBD會有不同。

最重要的一點，就是Foundry的ESD
rule如果唬爛，你可以馬上知道而不
會被騙(本小魯就遇過T公司的ESD
rule亂寫，完全違反我所認知的
device特性，後來他們才承認...)。


介紹完了ESD，這邊來聊聊ESD市場
上的現況。

隨著製程上的演進，因為gate oxide
愈來愈薄，所以ESD robustness愈
來愈弱，GG現在只保證HBM 2kV,
MM 100V, CDM 250V，後來甚而連
CDM 250V也拿掉，只保證VFTLP
5A...

也因為這樣，ESD愈來愈難做，對
ESD engineer的需求也愈來愈高。

再來是面板的需求，panel-related
IC量也急劇增加，因應面板高壓與
特殊的製程，對ESD的需求也是急
劇上升。

還有就是隨著type C以及一堆快充
技術的迅速普及，power IC的需求
也是直線上升，這對ESD/EOS
engineer的需求也是大幅增加。

綜合上述，這也是為何ESD
engineer總是保持著供不應求的狀
況，ESD engineer也是少數愈陳愈
香的行業(因為經驗幾乎是一切)。

不過呢，很多小design house受限
於規模，都是由RD自行cover ESD的
部分，或是找外援，也因此，本小
魯也幫了4~5個小design house在看
ESD.....這本來只是本小魯的一個興
趣，想拓展視野，看看不一樣的東
西，誰知道這對後面本小魯的轉職
有莫大的助益(這是後話了)。

接下來提到ESD engineer在公司的
定位。以GG/大碩等的Foundry來
說，ESD多數的工作就是在下test
key、量test key、定design rule，
還有幫I/O team看看I/O library
layout有無ESD issue，偶爾幫客戶
debug ESD，工作穩定但單調、升
遷機會少，優點是輕鬆又有錢拿。

而多數的豬屎屋則是將其放在
production/package單位，pay比
RD少但較有升遷機會(有時也不一
定)，工作一樣輕鬆，大多數可以準
時上下班。

少數則是將ESD與I/O結合，如M與
本小魯前公司，這個的工作壓力比
較大，甚而要加班，甚至每天加班
到10:00之後也是常態(不是M)。

還有一個少見的例子是本小魯的前
前公司，將ESD放在device team，
這也是本小魯認為最好的放置方
式，因為有了device的基本認識，
對之後ESD model的推導與架構的
決定有莫大的幫助。譬如說，
55nm/40nm的logic technology，
如何做出meet AUO的10V EOS架
構? 這沒有一點device & circuit
concept，老實講是做不出來的。

綜合上述，除了某些少數的例外，
ESD基本上是一個備受大家尊敬(因
為大家都不懂，所以尊敬)，又可以
準時上下班的工作(不只台灣這樣，
我接觸的國外的ESD engineer也是
這樣)，缺點是在多數公司的升遷較
受限。不過不用擔心，因為外面需
才恐急，所以若你覺得位子與薪水
都上不去了，跳就對了，反正不愁
沒人要。所以我就常常見到3~5年
就跳槽，跳了4~5個以上的公司的
ESD engineer，這就是一種，「老
板不升我，我自己升」的概念.....

若有心志在此行業，選公司也很重
要，除非確定有實力夠堅強的人可
以帶你，不然一開始選擇大公司，
或是GG/大碩等公司比較學得到東
西。

如果是進GG/大碩等Foundry，切記
要去自修半導體元件物理，這樣下
test key才有感覺；而且因為下test
key的機會多，除了design rule需要
的pattern外，可以多方嘗試自己想
的pattern，這樣可以學習的更快。
而FA的tool大部分廠裡都有，切記
要在小姐旁邊看她做，可別丟給她
做就不管他了，這樣會少掉很多學
習機會。

如果是進豬屎屋，那就學習基本的
電路concept，元件的特性也要了
解，FA通常是外包，如果有空，建
議還是跟去看一下比較好。

很重要的一點，就是要選對老闆。
如果老闆是資深的ESD engineer，
可以從中學到不少東西。如果老闆
完全不懂，至少他要肯放手讓你
做。

最怕就是，老闆不完全懂，但他以
為他懂，亂下指導棋，對了算他，
錯了算你，這樣你就會背不少黑
鍋。尤其有些老闆，會要求你一定
要用simulation來證明，若你提出的
架構無法run simulation，他就認為
那個架構爛，如果遇到這種老闆，
奉勸你最好趕快找下一個
工作......


最後也是最重要的一點，如何讓你
找工作無往不利? 如果能做到以下幾
點，就成功8成了：

首先，能夠推測一個架構的ESD
robustness約是多高。這點是本小
魯在前公司被長官們訓練出來的能
力。現在只要看到一個MOS/diode
的size，我就能推測其ESD
robustness的極限，看到metal
routing (metal width/VIA & CT no.)
就可以推測其ESD能力，而且出來
後的結果八、九不離十；有了這個
能力，你提出來的任何新架構，老
闆都會買單。

第二，遇到failure能立刻提出failure
model，並用一連串"便宜"的實驗與
過去的經驗來佐證。所以這一定要
熟悉FA tool的使用及其價錢，否則
實驗花了一堆錢結果還失敗，老
闆是沒耐心的.....

第三，就是三寸不爛之舌.....

以上是本小魯的一些經驗之談，有興趣歡迎發問，視情況可能還會有第二彈.....

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